Vivado
安装
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解压
Xilinx_Vivado_SDK_Lin_2015.2_0626_1.tar.gz
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双击
xsetup
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安装中选择Edition时选
Vivado Design Edition
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下一步添加勾选
Design Toos
中的Software Devlopement Kit
- 其它都用默认选项(路径除外,可以自选)
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安装完出现license界面, 在"Load License"选择"Copy License", 选择
Xilinx_pcie.lic
- 安装完成
一种开发流程
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创建工程. Project Type 选
RTL-Project
, Default Part选Parts
下的xc7z030fbg484-3
- 在工程目录下编写模块verilog文件(*.v)
- 在工程目录下编写仿真测试文件(*_tb.v)
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添加到design source. 左侧
Project Manager
-Add Sources
-add or create design sources
, 点+
按钮添加写好的模块verilog文件.(可以直接从这里创建文件,但是创建的文件找起来麻烦,所以个人喜欢手动创建了加进去) -
添加到simulation source. 同样不过选
add or create simulation sources
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如果有多个模块文件或仿真文件, 需要在主界面的
Project Manager
-Sources
-hierarchy
中右键主要的那个选择set as top
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查下下方
Messages
栏,statuses
和infos
无所谓,warning
看下是不是对应行代码有问题, 看不出来也无视, 只是warning而已, 红色感叹号的critical warning
或error
相关的是代码有错误, 修改代码保存直到不出现错误 -
仿真. 点击左侧
Run Simulation
开始仿真. 如弹出出错提示框, 可以看下方Tcl Console
中的ERROR信息
仿真
- 跟踪模块内部变量. 在左侧Scope栏中, 点击想查看的module, 在右边obejects里会出现module的变量, 拖到仿真界面name栏下, 点Resart按钮(或菜单-Run-Restar), 再点Run for ...按钮重新运行, 即可.
- 仿真时鼠标在源码中被跟踪的变量上也会显示当前变量的值
- 以其它进制(如16进制)查看变量值. 在变量值上右键(可多选)选择对应Radix值即可
tcl命令行模式
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vivado -mode tcl
进入tcl命令行模式 -
open_project hello.xpr
加载工程 -
launch_simulation -simset sim_2
对sim_2仿真 会自动加载对应仿真脚本 -
close_sim
关闭仿真 -
close_project
关闭工程 -
run 250 ns
往后运行250ns -
help -category simulation
查看仿真相关命令 -
get_value rst
仿真时查看当前rst变量的值 -
get_value -radix hex r
16进制查看 -
set ok [get_value rst]
将仿真的rst变量的当前值赋给tcl的ok变量 -
report_values
查看所有变量 -
current_time
查看当前时间 -
restart
恢复到0时间 -
#
注释 -
source xxx.tcl
运行tcl脚本 - Tcl在Vivado中的应用(内含基本tcl语法)
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自动化测试脚本一例.
vivado -mode tcl
进入tcl命令模式后直接source test.tcl
就能出结果# test.tcl open_project project_1.xpr launch_simulation -simset sim_1 set ok [get_value ok] while {$ok != 1} {run 1000ns; set ok [get_value ok]} set r [get_value -radix hex r] puts $r if {$r == "0000000e0000006900000000000000690000000e0000000e"} {puts "Success!"} else {puts "Failed!"}